可测试性设计(DFT)黄金标准，从测试插入到硅生命周期管理，确保芯片高质量与零缺陷。
Tessent 是西门子EDA的旗舰级可测试性设计(DFT)平台，全球领先的半导体公司信赖的测试解决方案。提供从RTL测试点插入、扫描链插入、自动测试向量生成(ATPG)、存储器内建自测试(Memory BIST)、逻辑内建自测试(Logic BIST)到良率诊断和硅生命周期管理(SLM)的完整流程。
平台支持从2D单芯片到2.5D/3D多芯片集成(Chiplet)的测试架构，符合IEEE 1149.1、IEEE 1687、IEEE 1838等国际标准。针对汽车芯片的零缺陷(0 DPPM)要求，Tessent提供面向缺陷的故障模型和功能安全机制，确保芯片满足ISO 26262等严苛认证。
Tessent AnalogTest 是业界首个模拟电路自动化DFT解决方案，自动生成测试电路和数字测试向量，测试速度提升100倍，缺陷覆盖率超95%，onsemi采用后实现量产突破。
Tessent Multi-Die 支持2.5D/3D IC测试架构，符合IEEE 1838标准，提供流式扫描网络(SSN)和灵活并行端口(FPP)机制，实现芯粒间互连测试和已知好芯片(KGD)验证。
Tessent RTL Pro 在设计早期自动分析并插入测试点、X-bounding逻辑，保持RTL设计外观，瑞萨采用后减少传统流程迭代次数，加速设计收敛。
Tessent Diagnosis 提供版图感知诊断，Tessent YieldInsight 采用无监督机器学习，精准定位缺陷分布，芯擎科技"龍鹰一号"采用后显著缩短PFA循环时间。
满足ISO 26262要求，支持面向缺陷的故障模型，LogicBIST和MemoryBIST实现片内自测试，达到0 DPPM零缺陷目标。
针对多芯片集成的测试挑战，提供符合IEEE 1838标准的测试访问架构，支持芯粒间互连测试和高带宽存储器(HBM)测试。
Tessent AnalogTest 将模拟电路测试时间从数月缩短至数天，缺陷覆盖率超95%，适用于电源管理、ADC/DAC等AMS设计。
Tessent UltraSight-V 提供片上调试追踪子系统，支持多核/多线程调试，Trace带宽节省40%，加速复杂Bug定位。
技术专家为您提供产品演示、技术评估与报价咨询，帮助您了解Tessent如何提升芯片可测试性、缩短测试时间、确保零缺陷交付。